Проектирование КИХ-фильтров на распределенной арифметике в САПР ПЛИС XILINX ISE DESIGN SUITE
В данном материале предлагается рассмотреть вопрос проектирования КИХ-фильтров на распределенной арифметике с помощью генератора параметризированных ядер XLogiCORE IP FIR Compiler v5.0. Преимущество использования распределенной арифметики заключается в том, что с ростом числа отводов производительность КИХ-фильтра остается постоянной за счет применения «безумножительных» схем умножения, при этом обеспечивается повышенное быстродействие и экономия от применения встроенных ЦОС-блоков, а недостатком становится повышенный расход логических ресурсов ПЛИС.
Авторы
Тэги
Тематические рубрики
Предметные рубрики
В этом же номере:
Резюме по документу**
38
компоненты ПЛИС
Проектирование КИХ-фильтров
на распределенной арифметике
в САПР ПЛИС
XILINX ISE DESIGN SUITE
Андрей СТРОГОНОВ, <...> tsybin@edc-electronics.ru
Павел ГОРОДКОВ
gorodkoff@gmail.com
В данном материале предлагается рассмотреть вопрос проектирования
КИХ-фильтров на распределенной арифметике с помощью генератора
параметризированных ядер XLogiCORE IP FIR Compiler v5.0. <...> Преимущество
использования распределенной арифметики заключается в том, что с ростом
числа отводов производительность КИХ-фильтра остается постоянной
за счет применения «безумножительных» схем умножения, при этом
обеспечивается повышенное быстродействие и экономия от применения
встроенных ЦОС-блоков, а недостатком становится повышенный расход
логических ресурсов ПЛИС.
в базисе ПЛИС Spartan-6 XC6SLX4 с использованием
генератора параметризированных
ядер XLogiCORE IP и функции FIR
Compiler v6.3 САПР Xilinx ISE 14.2 [2,3]. <...> Пример 1
демонстрирует тестбенч для моделирования
прохождения сигнала по структуре КИХфильтра
на четыре отвода. <...> 2 отображено
моделирование прохождения сигнала
по структуре КИХ-фильтра. <...> Для размещения проекта в базис ПЛИС
предыдущей работе [1] рассматривались
особенности проектирования
систолических КИХ-фильтров
XC6SLX4 требуется 48 триггеров, тактируемых
фронтом синхросигнала из общих логических
ресурсов ПЛИС, и один ЦОС-блок
DSP48A1 (всего доступно 8 ЦОС-блоков),
при этом максимальная частота составила
348 МГц. <...> Расстояние
между стробами — четыре такта синхрочастоты
(результат фильтрации держится
пять тактов синхрочастоты). <...> Пример 1 демонстрирует
специальную моделирующую
программу на языке VHDL (испытательный
стенд) для функционального моделирования
прохождения сигнала по структуре КИХфильтра
на четыре отвода. <...> ALL;
ENTITY new_test_bench IS
END new_test_bench;
ARCHITECTURE behavior OF new_test_bench IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT fir_compiler_v6_3
PORT(
aclk : IN std_logic;
s_axis_data_tvalid : IN std_logic;
s_axis_data_tready : OUT std_logic;
s_axis_data_tdata : IN std_logic_vector(7 downto 0);
m_axis_data_tvalid : OUT std_logic;
m_axis_data_tdata : OUT std_logic_vector(7 downto 0)
);
END COMPONENT;
--Inputs
signal aclk : std_logic := ‘0 <...>
** - вычисляется автоматически, возможны погрешности
Похожие документы: