Проектирование последовательных КИХ-фильтров в системе Xilinx System Generator с применением библиотеки Reference BlockSet/DSP

Проектирование КИХ-фильтр

Многоканальный модульный блок питания с уровнем помех ниже графика 1 «Норм», Защита входных каскадов АЦП с дискретизацией на ВЧ: отнюдь не черная магия, ...

86 компоненты ПЛИС Проектирование последовательных КИХ-фильтров в системе Xilinx System Generator с применением библиотеки Reference BlockSet/DSP Андрей СТРОГОНОВ, <...> tsybin@edc-electronics.ru Павел ГОРОДКОВ gorodkoff@gmail.com В статье предлагается рассмотреть проектирование двух последовательных КИХ-фильтров на четыре отвода для реализации в базисе ПЛИС в системе Xilinx System Generator с использованием блока умножения и накопления (MAC-блока), линии задержки сигнала на основе адресуемого сдвигового регистра и двухпортовой блочной памяти, сконфигурированной для работы в различных режимах. <...> Проектирование КИХ-фильтра с использованием адресуемого сдвигового регистра и блочной памяти в режиме ПЗУ В библиотеке Reference BlockSet/DSP системы Xilinx System Generator представлен параметризованный функциональный блок n-tap MAC FIR filter и пример на его основе, позволяющий спроектировать КИХфильтр на 16 отводов с помощью одного MAC-блока. <...> Применение данного блока основано на том, что логический генератор ПЛИС Xilinx, основанный на статической памяти, может быть сконфигурирован как быстрый сдвиговый регистр с организацией 161 [1, 2]. <...> На базе такого адресуемого сдвигового регистра, выполненного на примитиве SRL16E, можно построить линию задержки, а на основе блочной или распределенной памяти ПЛИС — сконструировать ПЗУ для хранения коэффициентов фильтра. <...> Воспользуемся готовым блоком n-tap MAC FIR filter (рис. <...> Проект разместим в базис ПЛИС серии Spartan-6 xa6slx4-3tqg144. <...> Настроим маску с параметрами блока n-tap MAC FIR filter (рис. <...> 1. a) Имитационная модель КИХ-фильтра на четыре отвода для реализации в базисе ПЛИС серии Spartan-6 xa6slx4-3tqg144 на основе n-tap MAC FIR filter; <...> Подключение задержки на один такт на вход ASR-блока приводит к увеличению латентности на восемь тактов синхрочастоты (рис. <...> А подключение задержки на один такт на его вход и задержки на два такта на выход ASR-блока составит для такой конструкции десять тактов синхрочастоты (рис. <...> 1. г) Оценка ресурсов проекта в Simulink; д) оценка ресурсов проекта в САПР ISE по коду языка VHDL, извлеченному <...>

• Похожие документы из РУАЭСТ
• |
• Похожие документы из Руконт