Проектирование для ПЛИС Xilinx: системные аспекты и уровень регистровых передач

Проектирование ПЛИС Xilinx

Синхронные детекторы для прецизионных измерений сигналов низкого уровня, Разработка программного обеспечения встраиваемых микропроцессорных систем, проектируемых на базе расширяемых вычислительных платформ семейства Zynq-7000 AP SoC фирмы Xilinx, ...

34 компоненты ПЛИС Проектирование для ПЛИС Xilinx: системные аспекты и уровень регистровых передач Илья ТАРАСОВ, <...> Несмотря на универсальные возможности программируемых логических ячеек и постоянное совершенствование FPGA, остается вероятность заложить в проект архитектурные решения, неоптимальные для ПЛИС как таковых или для FPGA компании Xilinx в частности. <...> Тем не менее существует ряд достаточно универсальных рекомендаций, которые могут быть успешно применены для широкого круга проектов на базе ПЛИС. <...> Иногда гибкость и перепрограммируемость FPGA формирует неверное представление о том, что все вопросы можно разрешить впоследствии, а пока достаточно просто соединить все внешние сигналы с выводами ПЛИС почти в произвольном порядке. <...> Кроме того, при описании схем на соответствующих языках нужно придерживаться рекомендаций Xilinx, чтобы итоговый результат был хорошо адаптирован к архитектуре ПЛИС и действительным возможностям элементной базы. <...> Выбор инструментов описания проекта В настоящее время кроме основной САПР Vivado, поддерживающей полный цикл проектирования от ввода исходных текстов до программирования ПЛИС, возможно использование вспомогательных инструментов проектирования, ориентированных на решение отдельных задач. <...> Инструменты описания проектов для ПЛИС Xilinx КОМПОНЕНТЫ И ТЕХНОЛОГИИ • 2 '2015 ПЛИС компоненты 35 ют как преимущества, так и недостатки, и очевидно, что их применение для неподходящих целей приведет как минимум к снижению качества получаемых результатов. <...> Основным способом описания проекта является ввод исходных текстов на языках описания аппаратуры — VHDL и Verilog. <...> В новых версиях Vivado к ним добавлен System Verilog, который расширяет возможности Verilog в области моделирования и верификации, однако вряд ли его надо считать новым классом средств проектирования (рис. <...> High-Level Synthesis (HLS) предполагает ввод описаний на языках С/С++/SystemC. <...> Разработанный на HLS модуль может быть легко подключен к проекту <...>

• Похожие документы из РУАЭСТ
• |
• Похожие документы из Руконт